후지쓰(富士通)연구소는 휴대전화와 개인휴대통신(PDA) 등 휴대 정보기기에 사용하면 대기시간을 최대 100배까지 늘릴 수 있는 전기절약형 트랜지스터 기술을 개발했다고 20일 자사 홈페이지를 통해 발표했다. 회로의 전기를 절약하기 위해서는 트랜지스터의 스위치 역할을 하는 게이트를 통해 발생하는 누전을 잡아야 한다. 특히 최근에는 미세화 프로세스가 진전되면서 게이트의 절연막이 불과 수 나노밀리(㎚) 이하로 얇아져 양자역학적 터널리크(누전)전류가 늘어나고 있다. 이에 따라 업계는 리크 전류를 줄이기 위한 고유전율(高誘電率. High-k) 게이트절연막의 개발을 서둘러 왔다. 후지쓰연구소는 게이트 길이 55㎚의 MOS트랜지스터에 높은 유전율을 갖는 산화하프늄(hfO2)을 사용한 High-k 게이트 절연막을 형성함으로써 리크전류를 종전보다 10-100분의 1 이상으로 줄일 수 있는 기술을 개발했다고 밝혔다. 이 기술은 현재의 CMOS 프로세스를 적용할 수 있고 고성능 hfO2막을 형성하기 위해 아니링을 할 때 계면(界面)반응을 억제하는 방법을 개발, 균일성을 유지하기 위한 원자층퇴적법(Atomic Layer Deposition)을 채용하고 있다. 이 기술은 ITRS에 2001에 기재된 90㎚노드의 저대기시소비전력용도(Low StandbyPower)트랜지스터의 게이트 리크 요구를 충족시킨다고 후지쓰는 밝혔다. 후지쓰는 이 기술을 개발함으로써 90㎚노드의 저대기시소비전력용도 트랜지스터를 개발할 수 있는 계기가 마련된 것으로 보고 2004년 실용화를 목표로 개발을 추진할 방침이다. (서울=연합뉴스) 국기헌기자 penpia21@yna.co.kr