'초미세 반도체 기술' 대세가 바뀐다
4면 구조 특허 年 30% 증가
핀펫은 상어지느러미(핀)와 전계효과 트랜지스터(펫) 두 단어를 합친 것이다. 반도체 회로 선폭 미세화에 따른 전류 누설을 막기 위해 개발된 기술이다. 전류가 흐르는 통로가 위-왼쪽-오른쪽 면으로 3차원 구조다. GAA는 이 구조에 아랫면까지 더해 전류 흐름을 더 세밀하게 제어할 수 있다. 핀펫으론 불가능한 3㎚ 이하 공정 한계를 극복할 수 있는 혁신 기술이다.
특허청에 따르면 IP5의 핀펫 특허 출원 건수는 2017년 1936건으로 정점을 찍은 뒤 2018년 1636건, 2019년 1560건, 지난해 1508건으로 계속 하락했다. 반면 GAA 특허는 매년 30% 증가세를 보이며 같은 기간 173건에서 391건으로 늘어났다.
지난 20년간(2001~2020년) 기업별 핀펫 기술 특허는 대만 TSMC가 4235건으로 가장 많다. 중국 SMIC(1521건)와 삼성전자(1185건), 미국 IBM(1112건), 미 글로벌파운드리(741건)가 뒤를 이었다. GAA 역시 TSMC(405건)가 1위를 지키고 있다. 삼성전자(266건)와 IBM(131건), 글로벌파운드리(71건), 인텔(60건)이 뒤를 쫓고 있다.
5㎚ 이하 공정 기술로 반도체 칩을 생산할 수 있는 기업은 TSMC와 삼성전자뿐이다. 최근 인텔의 글로벌파운드리 인수 추진 등 기술 경쟁이 날로 격화하고 있어 양강 구도가 유지될지 불투명한 상황이다. 삼성전자는 내년부터 3㎚ 공정에 GAA를 적용할 계획이다. TSMC는 2023년 2㎚ 공정부터 도입하기로 했다.
특허청 관계자는 “GAA를 둘러싸고 삼성전자와 TSMC의 경쟁이 치열해질 것으로 예상된다”며 “강한 특허를 확보하는 것이 경쟁에서 우위를 점하는 지름길”이라고 말했다.
이해성 기자 ihs@hankyung.com
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TSMC 잡을 삼성 최첨단 기술…'3nm GAA' 공정의 숨은 공신 [실리콘밸리 나우]
미국의 반도체 EDA(전자설계자동화) 전문 업체 시놉시스(Synopsys)가 지난달 28일 '삼성전자와의 전략적 파트너십을 통해 '3nm GAA' 기술 전환에 속도를 낸다'는 보도자료를 발표했다. 시놉시스는 미국 캘리포니아주 마운틴뷰(실리콘밸리를 구성하는 도시)에 본사를 둔 EDA 전문 업체다. 반도체 설계에 필요한 IP(지식자산) 등도 제공한다. 1986년 창립됐고 현재 EDA 시장 세계 1위다.시놉시스는 보도자료에 복잡한 통합칩셋(SoC, 다양한 기능의 소자를 배치해 원칩으로 만든 반도체)의 '테이프아웃'을 한 번에 성공했다고 적었다. 테이프아웃은 칩의 설계를 최종적으로 마쳤다는 뜻이다. 향후 삼성전자는 이를 검증한 뒤 3nm 파운드리 공정 시험생산을 시작할 것으로 전망된다. 물론 TSMC도 현재 3nm 공정을 개발 중이다. 닛케이아시안리뷰는 최근 "TSMC가 인텔과 애플에 3nm 공정용 시제품을 보냈다"고 보도했다. 그럼에도 불구하고 시놉시스의 발표가 의미 있는 건 삼성전자의 3nm(나노미터, 10억분의 1m) 공정에 'GAA(Gate All Around)' 기술이 적용된다는 점을 다시 한 번 확인했다는 것이다. TSMC는 3nm 공정에 GAA 기술을 적용하지 않기로 했다. TSMC 잡을 삼성전자의 무기 'GAA'GAA는 삼성전자 파운드리(반도체 수탁생산)사업의 차세대 핵심 기술이다. 세계 1위 파운드리업체 TSMC를 추격할 수 있는 비장의 무기로 꼽힌다. 파운드리사업의 성패는 고성능·저전력·초소형 반도체를 얼마나 효율적으로 제작할 수 있는 지에 달려 있다. 더 많은 고객의 주문을 받아 반도체를 생산하고(파운드리), 성능이 뛰어난 AI칩, 자율주행칩 등을 만들어 TSMC를 뒤집기 위해선 압도적인 기술력이 필수다. 삼성전자의 GAA는 그런 기술로 꼽힌다. 반도체에서 전류를 흐르게 하는 '스위치' 역할을 하는 트랜지스터와 관련이 있는 기술이다. 트랜지스터에서 가장 중요한 부분이 '게이트'다. 게이트에 전압을 가하면 게이트와 맞닿아 있는 '채널'이 전기의 길을 열고 반대의 경우 전류를 차단한다. 반도체의 성능은 게이트와 채널에서 누설전류를 얼마나 줄이고 효율적으로 관리하느냐에 갈린다고 한다. 트랜지스터에서 전류를 컨트롤하는 게이트와 채널이 닿는 면적이 클수록 전력 효율성이 높아지는 것이다.과거에 많이 썼던 '평판' 트랜지스터는 게이트와 채널이 하나의 면으로 맞닿아 있는 '2D' 구조다. 반도체 공정이 미세화될수록 트랜지스터 크기가 줄고, 게이트와 채널이 맞닿는 면적도 작아져 제 역할을 못하는 문제가 늘었다.그래서 개발한 게 채널을 건물을 세우듯 올려서 게이트와 채널이 맞닿는 면적을 높인 구조다. 이를 핀펫(FinFET)이라고 부른다. 채널 모양이 지느러미(Fin)를 닮았다고 해서 붙은 이름이다. 게이트와 채널 간 접하는 면이 넓을수록 효율이 높아진다는 점에 착안해 '평면'이 아닌 '3면에서 맞닿는' 구조로 바꾼 것이다. 핀펫구조는 5nm 공정까지는 활용할 수 있다. 더 미세한 3nm 공정에선 핀펫구조의 한계가 발생한다는 것이다. 그래서 삼성전자가 개발한 미래 기술이 GAA다. GAA는 3면에서 채널과 게이트가 접했던 핀펫구조와 달리 게이트가 '채널 4면'을 둘러싸게 한 것이다. 좀 더 세밀하게 전류를 조정할 수 있게해 높은 전력효율을 얻을 수 있도록 한 것이다. 삼성전자는 3nm 공정에서부터 GAA 기술을 활용할 계획이다. 시놉시스, 삼성전자와 3nm 공정 설계 협업 그렇다면 왜 삼성전자가 아닌 시놉시스가 GAA 기술 관련 발표를 한 것일까. 반도체 산업의 사슬과 연관이 있다. 팹리스(반도체 설계전문 업체), 파운드리는 각각 또는 공동으로 반도체를 설계하고 개발한다. 이 때 활용하는 게 EDA다. 쉽게 말해 반도체를 설계할 때 필수적인 소프트웨어다. 설계는 물론 검증에도 활용된다. EDA 툴이 훌륭할수록 팹리스의 설계 능력과 팹리스의 설계대로 칩을 만드는 파운드리의 경쟁력이 올라갈 수 밖에 없는 구조인 것이다. 시놉시스는 EDA 매출이 전체 매출의 60% 수준이다.(2020년회계연도엔 57%)삼성전자는 파운드리 고객사 및 파트너사 간 협력 프로그램인 'SAFE'를 통해 시놉시스의 설계 툴을 고객사들에게 제공하는 등 협업을 강화하고 있다. 최근엔 삼성전자에서 팹리스 역할을 하는 시스템LSI사업부가 시놉시스의 '프라임실드(PrimeShield)'라는 설계 툴을 채택하기도 했다. 반도체 개발에 없어선 안 될 중요한 기술로 인식되면서 시놉시스 인력에 대한 이직 제의도 활발한 것으로 알려졌다. 특히 미국의 반도체 수출 규제로 시놉시스의 설계 툴을 활용하지 못하게 된 중국 반도체 기업들이 최근 시놉시스 인력들에게 적극적으로 '러브콜'을 보내고 있는 것으로 알려졌다. 시놉시스 매출, 전년 대비 9.5% 증가 전망시놉시스의 실적은 어느 수준일가. 회사가 지난 5월 콘퍼런스콜(전화 실적설명회)을 통해 공개한 2021회계연도 상반기(2020년 11월~2021년 4월) 영업이익은 총 3억4258만달러(약 3920억원)다. 전년 동기(2억1341만달러)보다 60.5% 늘었다. 회사가 제시한 2021회계연도(2020년 11월~2021년 10월) 전체 매출 전망치는 40억3500만~40억8500만달러(4조6342억원~4조6916억원)다. 2020회계연도 매출 36억8528만달러보다 최소 9.5% 증가할 것으로 예상된 것이다. 주당 순이익도 2020년 5.55달러에서 2021년 6.38~6.45달러로 증가할 전망이다..시놉시스는 AI(인공지능), 5G 등 신기술 개발이 자사 실적 증가에 큰 역할을 할 것이라고 설명했다. 예컨대 딥 러닝 관련 반도체 시장은 2021년 2만7000~8000달러 수준에서 2025년 7만달러를 넘을 것으로 전망된다. 새로운 고성능 반도체 시장이 커질수록 시놉시스가 보유한 EDA와 IP(설계자산)에 대한 수요가 커질 것이란 얘기다. 시놉시스는 반도체 R&D(연구개발) 규모가 증가함에 따라 올해 EDA 시장도 76억달러까지 커질 것으로 전망했다.시놉시스는 나스닥에 상장돼있다. 지난 9일 기준 종가는 280.75달러, 시가총액은 428억3500만달러다. 지난 2월 292.09달러로 최고점을 찍고 3월 218.49달러로 떨어진 이후 28.5% 반등했다. 가장 최근 투자의견을 제시한 증권사는 미국 로젠블라트다. 지난 6월 목표주가 302달러를 제시했다. 가장 높은 목표주가는 지난 2월 RBC캐피탈과 UBS가 예상한 330달러다. 리스크 요인으론 강력한 EDA 시장의 경쟁자 '케이던스(Cadence)'의 존재, 미국의 중국 반도체 규제에 따라 시장 확장세가 주춤해진 점이 꼽힌다. 실리콘밸리=황정수 특파원 hjs@hankyung.com
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A기업은 해외 의존도가 높은 형석(螢石) 대신 국내 조달이 가능한 규불산(불화규소산)을 이용해 지난해 초고순도 불화수소(HF)를 양산하는 데 성공했다. 규불산이 형석을 대체할 수 있다는 사실을 특허 분석을 통해 파악한 뒤 연구개발(R&D)에 나서 이런 성과를 냈다.특허청은 2019년 7월 일본의 수출규제 이후 국내 기업들의 소재·부품·장비(소부장) 분야 기술 자립에 이런 IP-R&D(특허 기반 연구개발) 사업이 기여했다고 4일 발표했다.IP-R&D는 세계 각국에 등록된 특허 4억8000만여 건을 분석해 일종의 ‘기술 지도’를 만들어 R&D 방향을 제시하는 역할을 한다. 특허 분쟁을 막기 위해 어떤 특허를 회피하고, 높은 로열티 수익을 내기 위해선 어떤 특허를 창출해야 하는지도 알려준다.특허청은 2019년부터 소부장 핵심 품목 R&D 과제 506개에 대해 특허 빅데이터를 제공하고 있다. 지난 3월 기준 IP-R&D에 참여한 기업들이 창출한 핵심 특허는 498건에 이른다. IP-R&D 사업 효과 등으로 지난해 소부장 분야 대(對)일본 특허 무역수지 적자는 전년보다 71% 감소했다.4월부터는 IP-R&D에 지출한 비용을 세액공제받을 수 있는 규정도 새로 생겼다. 김용래 특허청장은 “국가 R&D 100조원 시대를 맞아 주요 R&D 사업에 특허 분석을 의무화해 쓸모없는 ‘장롱 특허’ 양산을 막고, 기술 개발 효율을 높일 필요가 있다”고 말했다.이해성 기자 ihs@hankyung.com
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상표·디자인 함부로 베끼면 벌어들인 돈 모두 토해낼수도
앞으로 상표, 디자인 등 지식재산권(IP)을 침해하면 이 IP로 벌 수 있었던 잠재적 매출까지 모두 감안해 배상해야 한다.특허청은 이런 내용을 담은 상표법과 디자인보호법 개정안이 23일부터 시행된다고 발표했다.상표, 디자인 권리자의 제품 생산 능력을 넘어서는 침해 행위에 대해서도 손해배상을 받을 수 있도록 했다. 작년 12월부터 시행된 개정 특허법에 담긴 내용을 상표와 디자인에도 확대 적용하는 것이다. 예전엔 특허권자의 제품 생산 능력이 100개일 때 침해자가 1만 개를 시장에 판매하다 적발돼도 특허권자는 100개를 초과하는 9900개에 대해선 손해배상을 받지 못했다.특허청 관계자는 “실제 생산력이 없는 영세 기업은 혁신적 상표와 디자인, 기술을 개발했다가 뺏겨도 마땅히 대처할 방법이 없었다”며 “앞으론 디자인권을 함부로 침해하면 법적 책임이 무거워진다”고 설명했다.판례를 보면 원고 A는 특수 고기구이판을 특허로 등록받았는데, 피고 B가 이와 거의 비슷한 제품을 만들어 2년 동안 시장에 2만2000개를 팔았다. A는 B를 상대로 2억원 손해배상을 청구했다. 법원은 침해 기간(2년)에 A의 생산 능력을 2200개, 제품 한 개당 이익을 1만원으로 보고 B에게 2200만원 배상을 명령했다.그러나 개정법에 따르면 손해배상액은 7150만원으로 3배 이상 늘어난다. B의 판매량(2만2000개)에 A의 생산 능력(2200개)을 뺀 1만9800개를 잠재적 매출로 보고 여기에 가상 실시료(25%)를 곱해 추가 배상액 4950만원을 인정하기 때문이다.세계 각국은 IP 침해에 대한 배상액을 급격히 높이는 추세다. 미국은 고의적 침해에 대한 3배 배상과 잠재적 매출까지 감안한 배상이 판례로 정착돼 있다. 일본 역시 이런 배상제도를 작년 10월 도입했다. 중국은 이달부터 고의적 침해에 대한 5배 배상제도 시행에 들어갔다.이해성 기자 ihs@hankyung.com
